TSMC a récemment annoncé lors d'un séminaire sur la technologie nord-américaine La densité des défauts (D0) de sa technologie de processus N2 (2 nm) par rapport à ses processus prédécesseurs au même stade.Selon la société, la densité de défaut du processus N2 est inférieure à celle des nœuds de fabrication N3 (3NM), N5 (5 nm) et N7 (7nm).De plus, le diaporama montre que le processus N2 de TSMC est encore à deux trimestres de la production de masse, ce qui signifie que TSMC devrait commencer à produire des puces 2 nm d'ici la fin du quatrième trimestre de 2025 comme prévu.
Bien que le processus N2 de TSMC soit la première technologie de processus de l'entreprise pour adopter des transistors NanoSheet Full Gate Ring (GAA), la densité des défauts de ce nœud est inférieure au processus de génération précédente au même stade, deux trimestres avant la production de masse (MP).Les processus de génération précédente - N3 / N3P, N5 / N4 et N7 / N6- - Tous ont utilisé des transistors à effet de champ d'ailet matures (FINFET).Par conséquent, bien que N2 soit le premier nœud de TSMC à adopter des transistors NanoSheet GAA, sa réduction de la densité des défauts est supérieure à celle du processus de génération précédente avant de saisir le jalon de la production de masse (HVM).
Ce graphique décrit la variation de la densité des défauts au fil du temps, passant de trois quarts avant la production de masse à six quarts après la production de masse.Parmi tous les nœuds affichés - N7 / N6 (vert), N5 / N4 (violet), N3 / N3p (rouge) et N2 (bleu) - La densité des défauts diminue considérablement avec l'augmentation du rendement, mais la vitesse de diminution varie en fonction de la complexité des nœuds.Il convient de noter que N5 / N4 est le plus actif pour réduire les défauts précoces, tandis que l'amélioration du rendement de N7 / N6 est relativement douce.Le niveau de défaut initial de la courbe N2 est supérieur à celui de N5 / N4, mais diminue ensuite fortement, ce qui est très proche de la trajectoire de réduction des défauts de N3 / N3p.
La diapositive souligne que le rendement et la diversité des produits restent les facteurs moteurs clés pour accélérer l'amélioration de la densité des défauts.Une plus grande production et des produits diversifiés utilisant le même processus peuvent identifier et corriger la densité des défauts et produire des problèmes plus rapidement, permettant à TSMC d'optimiser les cycles d'apprentissage des défauts.TSMC a déclaré que sa technologie de fabrication N2 avait obtenu plus de puces nouvelles que sa technologie de prédécesseur (car TSMC produit désormais des puces N2 pour les clients de calcul de la densité de smartphone et de haute performance (HPC), et la courbe de déclin de densité de défaut le confirme essentiellement.
Compte tenu des facteurs de risque provoqués par l'introduction d'une nouvelle architecture de transistor, il est particulièrement important que le taux de réduction des défauts de N2 reste cohérent avec les nœuds précédents basés sur FINFET.Cela indique que TSMC a réussi à transférer son expertise en matière d'apprentissage et de gestion des défauts de processus à la nouvelle ère GAAFET sans rencontrer de revers importants.
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